DDR3 SDRAM maakt gebruik van een architectuur met een dubbele gegevenssnelheid om een hoge snelheid te bereiken.
8n-prefetch-architectuur met een interface die is ontworpen om twee datawoorden per klokcyclus op de I/O-pins over te dragen.
Een enkele lees- of schrijfoperatie voor de DDR3 SDRAM bestaat in feite uit een enkele 8n-bit breed, vier uur durende gegevensoverdracht
de interne DRAM-kern en acht overeenkomstige n-bit breedte, één half-clock cyclus gegevensoverdrachten op de I/O-pins.
differentiële gegevensstrobe (DQS, DQS#) wordt extern uitgezonden, samen met gegevens, voor gebruik bij gegevensopname bij de DDR3 SDRAM-invoer
DQS is centraal uitgelijnd met gegevens voor WRITE's.
Laat een bericht achter
We bellen je snel terug!
Uw bericht moet tussen de 20-3.000 tekens bevatten!
Controleer uw e-mail!
VERZENDEN
Meer informatie zorgt voor een betere communicatie.
Dhr.
- Dhr.
- Mevrouw
OK
Succesvol ingediend!
We bellen je snel terug!
OK
Laat een bericht achter
We bellen je snel terug!
Uw bericht moet tussen de 20-3.000 tekens bevatten!
Controleer uw e-mail!
VERZENDEN
